刘彤
某人工智能公司 FPGA硬件工程师
成就值:327芯币:389
    FPGA | PLC 半导体产业电子基础

彤某人从来不介绍自己

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可以编译两套库,不同的vivado版本指定不同库就可以了
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没锁住?你这图没头没脑的不好理解。。rst_rx_digitalreset信号检查下,个人感觉不对。
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最好检查一下变频器里的电机参数,我觉得你这个问题应该频繁启动造成的,把减速时间延长下试试。
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这种收购到最近基本都是巨头把模式学过去,自己以为掌握了模式和市场,但是最后基本都是因为文化和管理的原因不仅最后不能双赢,反而拖累自己,也毁了一个优秀的公司。比如sun被oracle收购过后感觉并没有给oracle带来质的改变,所以市场还是需要更多中小创新型企业,避免独大垄断。
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简单的说,芯片设计,前期实现功能然后仿真,可以用verilog编写,跑出来的版本需要先用FPGA来验证功能,当功能验证结束后需要把代码移植到ASIC上,作成网表,然后流片,这样新的芯片也就设计出来了。所以芯片设计前期和FPGA工作是类似的。FPGA设计就只关注功能仿真,和在FPGA实现,不需要做成ASIC。而芯片设计和FPGA设计人员都可以归类到逻辑设计这块。
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第一,系统内大部分器件的动作都是在时钟的跳变沿上进行, 这就要求时钟信号时延差要非常小, 否则就可能造成时序逻辑状态出错。第二,时钟信号通常是系统中频率最高的信号。第 三,时钟信号通常是负载最重的信号,所以要合理分配负载。出于这样的考虑在FPGA这类可编程器件内部一般都设有数量不等的专门用于系统时钟驱动的全局时钟网络。这类网络的特点是:一、负载 能力特别强, 任何一个全局时钟驱动线都可以驱动...
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nios性能比mcu差很多,实际开发要看实际情况,与fpga做互联互通可以考虑,如果纯粹做控制,可以直接用soc,成本低很多。
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使用移位寄存器在FPGA中对信号进行延时是一种好方法。Xilinx Virtex架构中每个对照表(LUT)都能够设置成为具有可编程深度(最多为16)的移位寄存器。这就提供了一种高效的途径来在FPGA中实现移位寄存器。无须使用触发器就可以实现一个16位寄存器。作为一个好的设计习惯,任何情况下都不要通过闸延迟来实现延迟逻辑。
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